本周一(5月25日)華為在國際頂級學術會議上正式發表半導體「韜(τ)定律」，提出用「時間縮微」替代 「幾何縮微」，提議不再硬把電晶體越做越小，而是希望讓晶片上的信號跑得越來越快，希望由已往應用六十多年的「摩爾定律」“縮房子”模式發展中國倡議的「韜(τ)定律」“修高速〞模式。

「韜(τ)定律」 的“韜”是希臘字母τ（tau）的音譯。在物理學和電路理論中，τ代表時間常數，即信號從一種狀態切換到另一種狀態所需的時間。τ越小，電路切換就越快。華為今次提出的「韜(τ)定律」，是希望想替代1965年由英特爾聯合創始人戈登·摩爾提出的「摩爾定律」，當年摩爾認為晶片上的電晶體數量大約每兩年翻一倍，背後邏輯是通過不斷縮小電晶體尺寸，在同樣面積中集成更多晶體管，從而推動性能提升、成本下降。

在「摩爾定律」下，晶片從微米級一路縮小至3納米、2納米。但當電晶體小到只有幾十個原子寬時，物理極限令到電流越來越難控制，功耗散熱成為問題。更重要是興建一條3納米生產線需要近200億美元，高成本投入令到電晶體成本難以再下降，全球能跟進的廠家只剩兩、三家。

華為今次提出的「韜(τ)定律」，換了個思路方向，不再硬要把元件做小，而是全力讓信號跑得更快。華為用了一個生動比喻：假設大家把晶片想像成一座城市，摩爾定律的做法是把居民的房子越建越小好塞進更多人，結果路越修越窄；「韜(τ)定律」思路是不縮小房子，而是重新規劃城市道路，拉直主幹道、取消繞路、修建立交橋，讓車跑得更順。實現這一目標的核心技術叫作「邏輯折疊」，因為傳統晶片的電路佈局是建基於二維平面，信號在平面上左沖右突，很多時間花在了走線上。「韜(τ)定律」的邏輯折疊本質是把電路佈局從“一層樓”擴展到“多層樓”，把原本需要長距離橫向走線的關鍵路徑“摺起來＂縱向疊放，大幅縮短信號傳播的物理距離。簡單來說，摩爾定律是講求“硬體”尺寸，“韜(τ)定律”是要求“巧幹”效率。

半導體業界指，從物理學角度來看，很多理論都可以推論出來，但關鍵在於能否實現商業化。正如大家都在一片土地上蓋平房，難道沒有人思考過蓋高樓嗎？關鍵在於設備和材料能否配合？

華為表示，「韜(τ)定律」並非停留在理論階段。在過去6年，華為基於這定律，已成功設計和量產了381款晶片，覆蓋千百種行業的需求。今年秋季面世的‘麒麟晶片2026’，更是邏輯折疊技術的首次成功實施，展望未來，預計到2031年，基於「韜(τ)定律」的高端晶片電晶體密度將達到1.4納米制程的同等水準。

編寫、報道：勞家樂